贵州大学实验报告 学院：
计信学院 专业：信息安全 班级：101 姓名 祝德美 学号 1008060181 实验组 实验时间 5/4 指导教师 栾岚 成绩 实验项目名称 组合逻辑电路的设计 实验目的 1.学习组合逻辑电路的设计，进一步了解，熟悉和掌握 Quartus 的使用方法.2.学习编程方法。
3.学习波形仿真。
实验原理 1.设计七人表决器。
（1）同意的人超过半数时，输出为 1。
（2）用开关表示输入，选用某个 LED 亮灭显示最终结果。
2.设计格雷码转换电路。
（1）拔开关 SWO-4 作为输入的二进制。
（2）LEDO-4 表示输入的二进制码，ledo-7 显示转换结果。
同样实验仪器 Altera Quartus ||9.0 集成开发电路。
实验步骤及内容（1）启动 Quartus ||，建立项目文件并输入设计源文件。
（2）对设计文件进行编译。
（3）对设计文件进行功能仿真并观察输入，输出波形，以验证逻辑功能是否正确。
（4）下载验证
实验数据 //1．七人表决器// module wodejia(voter,pass);input[6:0]voter;//定义输入信号 output pass;//定义输出信号 reg pass;reg[2:0] sum;//计数信号 reg[2:0] i;//改变信号 always @(voter)begin sum=0;//开始同意的人为 0.for(i=0;i<=6;i=i+1)if(voter[i]==1)//当有人同意时 sum=sum+1"b1;//人数就加一 if(sum[2])//如果有两个人同意 pass=0;//灯灭 else//如果是两个以上的人同意。
pass=1;/灯亮/ end endmodule voter[6..0] passwodejiainstVCCvoter[6:0]INPUTpassOUTPUT
//2.设计格雷码转换器。// module haha(bin,gray,led);input[3:0] bin;//输入信号 output[3:0] gray;//输出信号 output[3:0] led;//输出信号 assign gray=bin^{1"b0,bin[3:1]};assign led=gray;endmodule module hehe(gray,bin);input[3:0] gray;//输入信号 output[3:0] bin;//输出信号 reg [3:0] bin_r;always @(gray)begin bin_r[0]=gray[3]^gray[2]^gray[1]^gray[0];bin_r[1]=gray[3]^gray[2]^gray[1];bin_r[2]=gray[3]^gray[2];bin_r[3]=gray[3];end assign bin=bin_r;endmodule
bin[3..0] gray[3..0]led[3..0]hahainstgray[3..0] bin[3..0]heheinst1VCCbin[3:0]INPUTbin[3:0]OUTPUTled[3:0]OUTPUT 实验总结 很难，不怎么会，请教了同学
指导教师意见 签名：
年 月 日
